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徒然なる日々を送るソフトウェアデベロッパーの記録(2)

技術上思ったことや感じたことを気ままに記録していくブログです。さくらから移設しました。

3D描画回路を FIFO 化してみた

前回、Zybo で動作する3D描画回路を作成してみましたが、
minosys.hateblo.jp
FIFO を外付する形での実装もしてみました。
FIFOは 18Kb Block RAM 1個を使うため、64エントリまで
挿入可能です。

スケマティックはこちら。
f:id:minosys:20170424054626p:plain
リセット回路がちょっとヘンテコな設計ですが、CPU からのリセット
送信で確実に描画タイミングを合わせるためにこうしました。

回路規模は FIFO が入る分、若干大きくなりました。
f:id:minosys:20170424054327p:plain

FIFOがない場合の回路規模を載せていませんでした。
f:id:minosys:20170424054752p:plain

HDL とテストプログラムは例によって
https://github.com/minosys-jp/FPGA
に with_fifo というフォルダに置いてあります。

テストプログラムは三角形が12くらい(分割しても24)しかないので、
効果が薄いですが、一応、CPU による FIFO 投入と描画処理の並列化は
機能しているみたいです。