AXI4 インターコネクトの仕様？

前回、書き込み回路を追加すると表示回路に遅延が発生する現象が発生しましたが、
minosys.hateblo.jp
どうも AXI4 マスターのインターコネクトに表示回路と描画回路を両方つないで
いたのが原因のようです。
何も繋いでいなくてもインターコネクトが２つスレーブを持つとジッタが発生。

描画回路を PS の HP1 に接続するようにしたらジッタが発生しなくなりました。
という訳で、Vivado & Zynq の AXI4 インターコネクトの仕様かもです。

検証のため、高位合成を使わず HDL で描画回路を書き出してみました。
ステートマシンに余計なステートが入っていますがわかりやすさ優先で
設計しました。
ソースコードおよび検証用のプログラムは
https://github.com/minosys-jp/FPGA.git
にあります。

高位合成したものよりわずかに使用リソースが少ないです。
労力は10倍位かかりますが。