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徒然なる日々を送るソフトウェアデベロッパーの記録(2)

技術上思ったことや感じたことを気ままに記録していくブログです。さくらから移設しました。

FPGA 回路を合成すると遅延発生!

また不思議な現象に出くわしました。

先日完成した VGA ディスプレイ回路
minosys.hateblo.jp
に Vivado HLS で矩形描画回路を追加したところ、画面が激しく乱れる現象が発生。

配線遅延のワーニングが出まくっているので、それのどれかが悪さを
しているのだと思いますが、原因がよく分からず。

VRAM 書き込み回路を強引に付け足したので、読み出しが間に合わず
ゴミを読んでいる可能性もありますが、書き込み回路をシャットダウンしても
現象は変わらず。

一度 Verilog で書き込み回路を作りなおして比較してみたいと思います。