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徒然なる日々を送るソフトウェアデベロッパーの記録(2)

技術上思ったことや感じたことを気ままに記録していくブログです。さくらから移設しました。

3D描画回路を FIFO 化してみた

前回、Zybo で動作する3D描画回路を作成してみましたが、 minosys.hateblo.jp FIFO を外付する形での実装もしてみました。 FIFOは 18Kb Block RAM 1個を使うため、64エントリまで 挿入可能です。スケマティックはこちら。 リセット回路がちょっとヘンテコな…

今更ながら、3D描画回路を作ってみた

Zybo ボード上で3D描画回路を作ってみました。 技術的なことは以下に書いておきました。 qiita.com三角形さえ描画できれば、後はそれを Z 値の小さい順にソートして 順に描画していけば視点から見たポリゴンを描画できます。 (Zサーフェス法)まだいくつか…

ライン描画回路を作ってみる

今日は簡単なネタで。Vivado HLS で昔懐かしい Bresenham line アルゴリズムを実装してみました。simpleLine.c として、 #include "ap_cint.h" #define SCREEN_WIDTH (640) #define abs(x) (((x) >= 0) ? (x) : (-x)) #define sgn(x, y) (((x) > 0) ? (y) : …

AXI4 インターコネクトの仕様?

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前回、書き込み回路を追加すると表示回路に遅延が発生する現象が発生しましたが、 minosys.hateblo.jp どうも AXI4 マスターのインターコネクトに表示回路と描画回路を両方つないで いたのが原因のようです。 何も繋いでいなくてもインターコネクトが2つス…

FPGA 回路を合成すると遅延発生!

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また不思議な現象に出くわしました。先日完成した VGA ディスプレイ回路 minosys.hateblo.jp に Vivado HLS で矩形描画回路を追加したところ、画面が激しく乱れる現象が発生。配線遅延のワーニングが出まくっているので、それのどれかが悪さを しているのだ…

何とか VGA ディスプレイを作成

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前回、AXI4 の仕様に悪戦苦闘していましたが、 AXI4バスの仕様に悪戦苦闘中 - 徒然なる日々を送るソフトウェアデベロッパーの記録(2) 何とか表示できるようになりました。お手本FPGAプログラミング大全 Xilinx編作者: 小林優出版社/メーカー: 秀和システ…

AXI4バスの仕様に悪戦苦闘中

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Zynq FPGA で VGA グラフィックディスプレイを設計しようと したら AXI4 バスのマスターモードでハマってしまいました。AXI4 とは AMBA 起源のシステム LSI 内バス仕様で、元々は ASIC 用ですが、現在は FPGA でも使用されているバスです。やりたいことは DD…